Files
reflectometer_fpga_project/designs/eth_ctrl_debug/README.md
2026-04-15 18:54:07 +03:00

649 B

Тестовый проект Eth + CTRL

Проект состоит из AXIS Ethernet и контроллера. Для тестирования сделано три разных частотных домена: ethernet 125MHz, DAC 130MHz, ADC 65MHz для тестирования сихронизации. Есть ILA на все выходы контроллера и на шину AXIS eth -> ctrl. Для отправки пакетов используйте скрипт console.py --debug.

Сборка

make all - собрать все до битстрима

make vivado - открыть проект в Vivado