rtl: add sample reflectometer project mock

This commit is contained in:
Phil
2026-04-28 17:05:14 +03:00
parent d68c22211d
commit 16cef61a88
5 changed files with 1102 additions and 0 deletions

View File

@ -0,0 +1,11 @@
# Тестовый проект Generator + ETH + CTRL
Проект состоит из AXIS Ethernet, контроллера и генератора. Позволяет генерировать сигналы, задав параметры через Ethernet.
## Сборка
```make all``` - собрать все до битстрима
```make vivado``` - открыть проект в Vivado
## Управление
Используйте software/console.py. Пример:
```python3 console.py --pulse_width 3_500_000 --pulse_period 20_000_000 --pulse_height 10000 --pulse_num 5500 --dac-bits 14```